IBM发布新型芯片技术，有望将摩尔定律延长十年
1. 突破性芯片设计：纳米堆叠技术
IBM 已制造出一款新型原型芯片，在指甲盖大小的面积上集成了约 1000 亿个晶体管，密度是该公司 2021 年宣布的上一代最先进技术的两倍。该设计可能为未来更快、更节能的计算机铺平道路。半个多世纪以来，芯片制造商一直遵循摩尔定律（Moore's Law）的核心原则——在芯片上塞入更多晶体管——来制造更强大的计算机。为此，他们不断缩小晶体管（执行计算的微小开关）的尺寸。但在过去十五年中，晶体管已接近量子力学开始干扰其功能的极限：尺寸仅为几十纳米。它们无法再缩小。因此，为了在芯片上容纳更多晶体管，整个行业的工程师正考虑转向城市规划者熟悉的方法：向上发展。周四，IBM 宣布其制造了一款采用此策略的芯片。这种新架构被称为纳米堆叠（nanostack），它在硅芯片上垂直堆叠两层晶体管。
2. 性能与能效的飞跃
“这不仅仅是渐进的一步，”IBM 研究总监 Jay Gambetta 在周二的新闻发布会上表示，“这是一次有意义的飞跃。”Gambetta 预计，十年内，采用纳米堆叠技术的芯片将广泛应用于数据中心，其更高的效率有助于这些设施更好地管理能耗。“毫无疑问，这是变革性的，”技术分析公司 TechInsights 的副主席 Dan Hutcheson 表示，“这为路线图增加了十到十五年的时间。”与 IBM 上一代最先进架构相比，该公司报告称，采用这种新方法制造的芯片在相同时间内可完成多达 50% 的工作，能效最高可提升 70%。该架构提供了一种通用的晶体管布局方式，IBM 将与半导体制造商合作生产实际芯片。它预计芯片设计师将在多种不同类型的芯片（包括 GPU 和 CPU）中采用该设计。“我期待与设计师进行多次对话，讨论他们如何利用这项技术，”IBM 全球半导体研发副总裁 Huiming Bu 在宣布新设计的新闻发布会上表示。
3. 层叠蛋糕：制造工艺详解
工程师们像做蛋糕一样，一层一层地制造 IBM 的新芯片。他们首先在一层硅上制造晶体管。然后，在这些器件之上放置一层硅，并直接在其上制造另一层晶体管。最后，他们在两层晶体管之间建立电气连接。伊利诺伊大学厄巴纳-香槟分校材料科学与工程教授 Qing Cao（未参与此项工作）解释说，这种垂直堆叠结合了两种类型的晶体管，被称为互补场效应晶体管（Complementary Field-Effect Transistor, CFET）。IBM 并非唯一追求这种通用方法的公司。最大的芯片制造商——英特尔（Intel）、三星（Samsung）和台积电（TSMC）——以及竞争研究实验室比利时 imec 一直在研究 CFET。IBM 表示，其设计的独特之处在于，第二层晶体管并非直接位于第一层晶体管的正上方；相反，它们是交错的，该公司称这简化了布线并具有其他优势。Cao 表示，IBM 纳米堆叠架构中的 CFET 与制造双层芯片的另一种常见方法（如 AMD 的 3D V-Cache 和华为即将推出的 LogicFolding 技术）形成对比。在这些方法中，工程师在将两层键合在一起之前，独立地在芯片的每一层上制造晶体管。Cao 说，IBM 的新方法允许更精确的层间对准，这对性能至关重要，因为晶体管非常微小。
4. 纳米片与纳米堆叠的技术演进
纳米堆叠技术建立在一种称为纳米片（nanosheet）的方法之上，该方法自 2022 年左右以来一直用于制造当前最先进的晶体管。晶体管本质上是一个电子流过的软管，带有一个可以打开或关闭流量的阀门。在晶体管内部，电子穿过一片称为沟道的硅区域。在 IBM 的纳米堆叠方法中，沟道由三个纳米片组成，每个纳米片厚度为 15 个原子，间距为 9 纳米。每一代芯片都有一个名称。IBM 将其纳米堆叠技术称为“亚纳米”（sub-nanometer）或“0.7 纳米”节点，遵循了行业长期以来的惯例，即每一代都以越来越小的长度命名。但“0.7 纳米”是一个营销术语，并不对应芯片的任何物理特性。Cao 表示，“晶体管之间的距离在相当长一段时间内一直保持在约 40 纳米。”
5. 量产挑战：良率与热预算
展望未来，芯片制造商可以尝试通过构建更多层来增加晶体管密度，正如 Bu 在新闻发布会上所建议的。然而，Cao 表示，他们将面临实际挑战。制造过程会引入误差，这意味着一定数量的芯片在制造时就有缺陷。“在这里，你在上面再建一层，所以如果顶层或底层失效，你的整个芯片就会失效，”Cao 说。与单层芯片相比，这种更高的故障率将带来高昂的成本。此外，一个核心挑战是 Cao 所说的“热预算”（thermal budget）。本质上，这意味着工程师需要弄清楚如何在制造每一层时不熔化下面一层的连接。这意味着将制造过程保持在 400°C 以下。IBM 找到了在足够低的温度下制造第二层堆叠的方法，尽管该公司对其方法保持沉默。学术界也在研究这个问题。例如，Cao 的研究小组已经创建了一种像 IBM 一样逐层堆叠晶体管的方法，他们使用低于 200°C 的工艺制造第二层。他们通过使用一种称为无结晶体管（junctionless transistor）的晶体管来实现这一点，这种晶体管可以在没有通常所需的称为掺杂（doping）的步骤下制造——掺杂是将非硅原子注入硅中以调整材料特性的过程。掺杂通常是制造晶体管过程中温度最高的部分。Cao 认为，从热管理的角度来看，他的方法可能更容易扩展到多层，尽管他的演示只是一个原理验证。但 Cao 认为 IBM 的工作是“变革性的”，因为它展示了“如何使用最先进的制造线在全晶圆上堆叠晶体管”。他说，这种新方法推动了行业向前发展：“我对他们的杀手级应用很感兴趣。”
🔗 原文链接：https://www.technologyreview.com/2026/06/25/1139696/ibm-unveils-sub1nm-chip/